下，只需要为其提供一个初始地址即可。测试中送给SDRAM的初地址为A14-A0为“111111111111111”，产生在数据为连续递增的数据流。
图4-3 数据地址产生仿真图
图4-4 FIFO数据输出截图
图4-5 数据输出截图
如图4-4和4-5所示是利用ChipScope以数据输出口抓捕的输出数据截图，从图中可以看到数据是连续递增的锯齿波。因此，输入数据在SDRAM读写控制器控制下写入和读出SDRAM，最后得到的输出数据和输入数据基本一致，故验证了本设计所提出的SDRAM控制器设计方案的可行性和正确性。
图4-6 资源利用总概
本文所阐述的SDRAM控制器设计方法采用VHDL实现代码，已在Xilinx公司的FPGA Spartan-3 XC3S400中通过了Xilinx ISE的功能仿真、综合及布局布线后仿真；在硬件电路上工作良好。本设计综合编译后占用系统资源17%的切片、7%的输入查找表、39%的输入输出接口模块和25%的数字时钟管理。总而言之，经过上述测试方案的测试，证明了可使用FPGA实现SDRAM读写数据的控制。
结 论
在高速实时或者非实时信号处理系统、高速数据采集或音视频信号处理系统中，使用在容量存储器实现数据缓存是一个必不可少的环节。与静态随机存储器SRAM相比，同步动态随机存储器SDRAM的容量较大；与双倍数据速率（DDR）SDRAM或内存总线式动态随机存储器（RDRAM）相比，其控制相对简单；此SDRAM还具有价格低廉、密度高等优点，使其成为了数据缓存的首选存储介质。但是它的控制时序和机制较复杂，限制了SDRAM的使用。因此设计性能优良的SDRAM控制器是利用好SDRAM诸多优点以实现系统要求的前提和根本途径。
目前，SDRAM控制器的设计已有很多方案，且各有优缺点。其中利用可编程器件(CPLD 或 FPGA )构成控制器是一个较优质的方法。FPGA 提供了前所未有的大容量可编程逻辑,使得设计者能设计出完全符合特定系统要求的SDRAM控制器。本设计就采用这种方法，基于FPGA设计一个多路读写SDRAM的控制器，并利用Xilinx ISE7.1i的开发环境以及ModelSim SE6.2b、CHIPSCOPE等工具软件进行了综合仿真，并编写了测试程序进行了测试，得出相应的结果并做出了分析。
总结全文，主要完成了以下几方面的工作：
1． 对常用内部存储器结构、工作原理和主流技术的发展等做了简要介绍；并着重介绍了SDRAM通用结构、规格参数、读写时序的分析等基础知识，这些都是更好地完成设计的重要基础知识。
2． 并介绍了DRAM控制器的常用设计方法，并详细比较了它们的优缺点，选定本设计的设计方案是基于FPGA，利用状态机、VHDL语言实现对工作在FULL-PAGE模式下的SDRAM读写控制逻辑。
3．制定了测试方案，验证了设计的正确性和可行性，并分析了整个控制器的工作性能，完全达到了设计的要求。
此外，本设计虽然完成了对SDRAM在FULL-PAGE工作模式下的多路读写控制，但是笔者认为在此基础上设计还可做更多的优化，比如让SDRAM工作模式可以进行切换，控制器可在读写的数据信息中得出长度信息并根据该信息做出相应的读写时序调整，能保证其工作的高效性等。
致 谢
本文是在我的导师马上老师和陈红艳老师的悉心指导和热切关怀下完成的，深深感谢马老师和陈老师对我的关心和照顾，使我顺利完成毕业设计。马上老师的严谨治学态度、认真工作的干劲、忘我的科学钻研精神，都使我深受启迪。在跟随导师完成毕业设计期间，从尊敬的导师身上，我不仅学到了宽广的专业知识，也学到了许多做人的道理。借此机会，我要马上老师致以由衷地感谢和深深的敬意，感谢导师对我的关心与培养。
此外，感谢同组的崔存华同学给我很大的鼓励和帮助。在完成整过毕业设计的过程中，我们经常一起讨论与交流，共同解决一些难题。无论是在学习仿真工具软件、调试程序方面，还是在后期的论文撰写，他都给予我很大的帮助。同时，我想感谢在同一实验室做毕业设计的唐元波和董丽萍同学，以及负责管理实验室的蒋源同学，感谢他们在完成论文时给我的帮助与支持。
最后，感谢我的父母和所有关心支持我的老师们。无论在物质上，还是精神上，他们都给了我很大的支持和鼓励。参考文献
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